فهرست مطالب
شرکت چینی نائورا مدعی شده که با یک فرایند اچ دومرحلهای و دستیابی به گزینشپذیری بیش از ۵۰۰ به ۱ توانسته است یکی از موانع اصلی ساخت DRAM سهبعدی را برطرف کند.
به گزارش سرویس سختافزار تکناک، با اعمال تحریمهای غربی و محدود شدن دسترسی چین به دستگاههای پیشرفته لیتوگرافی EUV، طراحان تراشه این کشور بیش از پیش به بُعد عمودی در طراحی و فرایند ساخت نیمهرساناها روی آوردهاند. مزیت اصلی لیتوگرافی EUV در این است که امکان ایجاد مسیرها و الگوهای مداری با ابعاد کوچکتر را فراهم میکند؛ ساختارهایی که بیشتر در راستای افقی روی ویفر سیلیکونی توسعه مییابند.
بیشتر بخوانید: کارت گرافیک RTX 3060 فوقکامپکت ساخته شد + تصویر
هواوی اوایل سال جاری با معرفی فناوری طراحی تراشه موسوم به Tau Scaling توجه زیادی را به خود جلب کرد. محور اصلی این فناوری، معماری LogicFolding است که با تا کردن و انباشت عمودی مدارهای منطقی، مقاومت الکتریکی را کاهش میدهد و اتصال میان اجزای مدار را بهبود میبخشد. همچنین این شرکت مدعی است که این معماری میتواند تا سال ۲۰۳۱ از نظر عملکرد و چگالی گذرا به سطحی معادل تراشههای متعارف ۱.۴ نانومتری برسد. در چنین رویکردی، بهجای اتکا به EUV برای کوچکتر کردن ابعاد مدارها و افزایش چگالی ترانزیستور، افزایش چگالی از طریق انباشت عمودی ساختارهای منطقی دنبال میشود.
ادعای شرکت نائورا درباره ساخت DRAM سهبعدی
اکنون یک پژوهش منتشرشده از سوی شرکت نائورا تکنولوژی نشان میدهد که چین ممکن است رویکرد مشابهی را در حوزه ساخت تراشههای حافظه نیز دنبال کند. این شرکت در پژوهش خود روشی برای اچ یکنواخت یک ساختار ۶۴ لایهای DRAM سهبعدی ارائه کرده که از لایههای متناوب سیلیکون و سیلیکون-ژرمانیوم تشکیل شده است. در معماری 3D DRAM، لایههای Si و SiGe به صورت متناوب روی یکدیگر انباشته میشوند و سپس SiGe حذف میشود تا فضای لازم میان لایههای سیلیکونی برای شکلدهی خطوط کلمه، خطوط بیت و گیتها در ساختاری موسوم به کف کانال ایجاد شود.
برای مطالعه بیشتر: رکوردشکنی روتر کوانتومی چینیها با بازده انتقال ۹۸ درصد
حذف انتخابی لایههای SiGe در این ساختار، فرایند اچ نام دارد. شرکت نائورا در مقاله خود مدعی شده که توانسته است برخی محدودیتهای اساسی روشهای سنتی اچ را برطرف کند. یکی از این چالشها، آسیب دیدن لایههای سیلیکونی مجاور در اثر واکنش مواد شیمیایی اچ است که میتواند یکنواختی ساختار را مختل کند. مشکل دیگر، تجمع محصولات جانبی واکنش در بخش پایینی ساختار، همچنین کاهش توانایی مواد شیمیایی برای نفوذ و رسیدن به لایههای عمیقتر است. حل این مشکلات میتواند مسیر CXMT را برای حرکت به سمت ساخت DRAM سهبعدی و استفاده گستردهتر از معماریهای عمودی هموار کند؛ رویکردی که بالقوه میتواند محدودیتهای مربوط به افزایش چگالی ترانزیستور در سطح افقی را که تجهیزات DUV ایجاد میکنند، کاهش دهد.
حل چالشها
شرکت نائورا برای توصیف این چالشها از مفهوم گزینشپذیری پایین، در ارتباط با آسیب دیدن لایه سیلیکونی و پدیده میکرو-لودینگ، در ارتباط با تجمع محصولات و آلودگی در قسمت پایینی ساختار استفاده میکند. برطرف کردن این دو مشکل میتواند یکنواختی اچ در عمق ساختار را افزایش دهد و در نتیجه کنترل دقیقتری بر اندازه شکافهای ایجادشده میان لایههای سیلیکونی فراهم کند.
شرکت نائورا در بخش مربوط به فرایند اچ از یک روش دومرحلهای استفاده میکند. در مرحله نخست، رادیکالهای فلورین خنثی از نظر الکتریکی به لایههای SiGe اعمال میشوند. این فرایند باعث افزایش گزینشپذیری اچ نسبت به SiGe میشود و از آسیب دیدن لایههای سیلیکونی مجاور جلوگیری میکند؛ بهگونهای که یک لایه محافظ نازک از فلوراید ژرمانیوم روی سطح Si شکل میگیرد. در مرحله دوم، محصولات جانبی حاصل از واکنش شیمیایی طی یک مرحله پاکسازی مبتنی بر پلاسما خارج میشوند. به ادعای شرکت نائورا، این مرحله پدیده میکرو-لودینگ و تجمع محصولات جانبی در عمق ساختار را کاهش میدهد.
حتما بخوانید: سریعترین پردازنده کوانتومی IBM با جهش ۲۵ برابری سرعت معرفی شد
بر اساس اعلام این شرکت، فرایند مذکور امکان دستیابی به گزینشپذیری اچ Si نسبت به SiGe با نسبت بیش از ۱ به ۵۰۰ را فراهم میکند. به بیان دیگر، سرعت اچ شدن لایههای SiGe بیش از ۵۰۰ برابر لایههای Si است؛ در این نمونه، لایه SiGe قرارگرفته میان دو لایه سیلیکونی دارای ضخامت ۲۰۰ نانومتر است. همچنین شرکت نائورا اعلام کرده که افت ضخامت لایه سیلیکونی در این فرایند کمتر از ۱۰ آنگستروم است. این شرکت مدعی دستیابی به یکنواختی ساختاری بیش از ۹۵ درصد شده است؛ رقمی که نشان میدهد در یک ساختار شامل ۶۴ جفت لایه، اگر ضخامت لایه بالایی ۲۰۰ نانومتر باشد، ضخامت لایه پایینی حداقل ۱۹۰ نانومتر باقی میماند.
