اولین فناوری ساخت زیر ۱ نانومتر احتمالا تا سال ۲۰۳۴ معرفی می‌ شود

نقشه راه جدید IMEC نشان می‌دهد که فناوری ساخت تراشه زیر ۱ نانومتر تا سال ۲۰۳۴ در دسترس خواهد بود و مسیر توسعه تا ۰.۲ نانومتر و حتی کوچک‌تر تا ۲۰۴۶ ادامه دارد.

به گزارش سرویس سخت افزار تک‌ناک، قانون مور کند شده است، اما پیشرفت در توسعه منطق همچنان ادامه دارد و نقشه راه IMEC همین موضوع را نشان می‌دهد.

فناوری‌های ساخت با ورود به عصر آنگستروم با کاهش سرعت مواجه شده‌اند. اگرچه گره‌های جدید همچنان بهبودهایی ارائه می‌دهند، اما هزینه تولید آنها به طور قابل توجهی افزایش یافته است، چرا که ماشین‌آلات مورد نیاز برای دستیابی به طراحی‌های پیشرفته‌تر بسیار گران‌تر هستند. از سوی دیگر، اتکای بیشتر به چیپلت‌ها از طریق راهکارهای بسته‌بندی پیشرفته، نیاز به مهاجرت فوری به گره‌های جدید را کاهش داده است، چرا که این روش، امکان طراحی مقیاس‌پذیر و مقرون‌به‌صرفه تراشه‌ها را فراهم می‌کند.

IMEC، بزرگ‌ترین مرکز مستقل پژوهش و نوآوری در حوزه نانوالکترونیک جهان که مقر اصلی آن در بلژیک قرار دارد، نقشه راه خود را برای بازه زمانی دهه 2020 تا 2040 را منتشر کرده و نوآوری‌های اصلی مورد انتظار در صنعت نیمه‌هادی را برجسته ساخته است.

نمودار لگاریتمی کاهش مساحت سلول SRAM در فناوری‌های منطقی از 1998 تا 2026 که نشان می‌دهد روند مقیاس‌پذیری طبق قانون مور کندتر شده و از خط روند 50 درصدی فاصله گرفته است.

اولین نقشه راه، مقیاس‌پذیری منطق را از سال 1998 تا 2026 نشان می‌دهد. بین سال‌های 1998 تا 2010، چگالی منطق هر سال حدود 50 درصد افزایش می‌یافت، به این معنا که مساحت SRAM هر سال نصف می‌شد. اما از سال 2010 تا 2026، این روند به سمت مقیاس‌پذیری خطی حرکت کرده است. این موضوع نشان می‌دهد که در چند سال گذشته، پیشرفت قابل توجهی در مقیاس‌پذیری منطق حاصل نشده است.

با وجود این، صنعت همچنان به عملکرد بالاتر نیاز دارد و این نیاز از طریق چگالی بیشتر تأمین می‌شود. در اینجا فناوری‌های 2.5D و 3D توانمندی خود را نشان داده‌اند، هرچند این روش‌ها نیز از نظر مصرف انرژی، دما و هزینه با محدودیت‌هایی مواجه هستند. شرکت TSMC به تازگی فناوری بسته‌بندی SoW یا System-on-Wafer را معرفی کرده است، که نسخه گسترش‌یافته طراحی CoWoS محسوب می‌شود و برای تراشه‌های عظیم مبتنی بر محاسبات سنگین به کار می‌رود. همچنین طراحی تراشه‌های هوش مصنوعی به هماهنگی نزدیک میان تراشه و حافظه نیاز دارد و DRAM نقشی کلیدی در پاسخ‌گویی به نیازهای فعلی هوش مصنوعی عامل‌محور ایفا می‌کند.

با وجود افزایش چندبرابری اتکا به چیپلت‌ها و بسته‌بندی‌های پیشرفته، فناوری‌های منطق در آینده به تکامل خود ادامه خواهند داد. برای نمایش فناوری‌های پیش‌رو، IMEC جدیدترین «نقشه راه دستگاه‌های منطقی» خود را ارائه کرده است. این نقشه راه بیشتر ماهیت پژوهشی دارد و بازه زمانی مورد انتظار را برای فناوری‌های ساخت نسل آینده نشان می‌دهد. سال ذکرشده برای هر گره پردازشی، به معنای زمان تولید انبوه نیست، بلکه به تکمیل مرحله توسعه آن فناوری اشاره دارد.

بر اساس این نقشه راه، ابتدا به گره‌های مبتنی بر نانوشیت می‌رسیم که از ترانزیستورهای Nanosheet FET یا GAA استفاده می‌کنند. این مسیر با گره N2 شرکت TSMC آغاز می‌شود که از امسال عرضه خواهد شد. این فناوری ساخت هم‌اکنون وارد تولید انبوه شده است و گره‌های بعدی زیر 2 نانومتر نیز تا پایان امسال به مرحله آمادگی برای تولید می‌رسند. TSMC و اینتل قصد دارند چندین فناوری زیر 2 نانومتر را عرضه کنند، که از جمله آنها می‌توان به A16، A14، A13 و A12 از سوی TSMC و گره 14A به همراه بهینه‌سازی‌های آن از سوی اینتل اشاره کرد.

نقشه راه دستگاه‌های منطقی (Logic Device Roadmap) در صنعت نیمه‌رسانا از سال 2018 تا 2046، شامل گذار فناوری ترانزیستور از FinFET به Nanosheets، سپس CFET و در نهایت 2DFET همراه با نودهای N7 تا sub‑A2

آخرین گره مبتنی بر نانوشیت، A10 خواهد بود که انتظار می‌رود حوالی سال 2031 معرفی شود و پس از آن، صنعت وارد دوران زیر 1 نانومتر خواهد شد.

در فناوری ساخت زیر ۱ نانومتر، انتظار می‌رود سازندگان نیمه‌هادی از ترانزیستورهای مکمل یا CFET استفاده کنند. این فناوری همان ساختار نانوشیت را به صورت عمودی روی هم قرار می‌دهد که باعث کاهش مساحت سلول و افزایش چشمگیر چگالی ترانزیستور می‌شود. نخستین گره پردازشی مبتنی بر CFETها قرار است تا سال 2034 معرفی شود و اولین فناوری ساخت زیر ۱ نانومتر را ارائه دهد.

پس از گره A7 با فناوری 0.7 نانومتر، گره A5 با 0.5 نانومتر در سال 2036 و سپس A3 با 0.3 نانومتر در سال 2040 معرفی خواهند شد. با بهبود فناوری CFET، چگالی ترانزیستور در مدارهای منطقی CMOS می‌تواند تا 80 درصد افزایش یابد.

در مرحله بعد، صنعت وارد عصر 2 آنگستروم می‌شود که با فناوری ترانزیستورهای دوبعدی یا 2D FET همراه خواهد بود. در این مرحله، استفاده از مواد جدید برای ساخت CFETهای دوبعدی یا ساختارهای نانوشیت دوبعدی اهمیت پیدا می‌کند. نخستین کاربرد 2D FETها در سال 2043 و در قالب گره A2 با فناوری 0.2 نانومتر خواهد بود و پس از آن، فناوری‌های زیر A2 یعنی کمتر از 0.2 نانومتر تا سال 2046 معرفی می‌شوند. این نقشه راه، ماهیتی نظری دارد و ممکن است در طول چرخه توسعه و زمان‌بندی هر فناوری تغییرات زیادی رخ دهد.

نمودار محدوده گام فلزی (Metal Pitch Range) در فناوری‌های ساخت تراشه از نود 2nm تا A5/A3، نشان‌دهنده کاهش میانگین Metal Pitch از حدود 25 نانومتر به 14 نانومتر و استفاده از فناوری‌هایی مانند Dual‑Damascene، Semi‑Damascene، Ru with air gaps و فلزات جایگزین

نقشه راه بعدی به مقیاس‌پذیری BEOL می‌پردازد و شامل موادی است که برای اتصال ترانزیستورها به کار می‌روند. رویکرد استاندارد فعلی، استفاده از Dual-Damascene و Single-Damascene با مس و فاصله فلزی 24 تا 26 نانومتر است. این فرایند تا سال 2028 و فناوری A14 بهبود می‌یابد و فاصله فلزی به 20 تا 22 نانومتر کاهش پیدا می‌کند.

با پیشرفت فناوری، گره‌های 1 نانومتر و زیر 1 نانومتر به سمت روش‌های Semi-damascene یا متالیزاسیون کاهشی حرکت خواهند کرد. در این مرحله، روتنیم جایگزین مس می‌شود و شکاف‌های هوایی هدفمند و اتصال‌های خودتراز ایجاد می‌شوند. این روش‌ها با حذف لایه‌های مانع، مقاومت الکتریکی را کاهش می‌دهند و فضای هدررفته کمتری دارند که به رسانایی بهتر منطق کمک می‌کند.

گام بزرگ بعدی مربوط به گره‌های 0.5 نانومتر و کوچک‌تر است که از مواد جایگزین مانند PtCoO₂ اپیتاکسیال روی یاقوت استفاده می‌کنند؛ موادی با مقاومت الکتریکی بسیار پایین که امکان دستیابی به فاصله‌های فلزی فوق‌العاده کوچک در بازه 16 تا 12 نانومتر را فراهم می‌کنند.

نقشه راه در بخش فناوری توان، ویژگی‌های آینده تا سال 2032 را پوشش می‌دهد. برنامه اصلی، انتقال رگولاتورهای ولتاژ یکپارچه یا IVR از برد اصلی به داخل خود بسته تراشه است. همچنین این IVRهای جدید، ولتاژ را از 48 ولت DC به 12 ولت DC و سپس تا حدود 0.8 ولت DC کاهش می‌دهند.

«نمودار نقشه راه آینده رگولاتورهای ولتاژ یکپارچه (IVR) در پکیجینگ پیشرفته تراشه از ۲۰۲۵ تا ۲۰۳۲، نشان‌دهنده انتقال IVR از روی برد به داخل پکیج (Package)، اینترپوزر (Interposer) و پشت ویفر (Wafer Backside) در کنار حافظه‌های HBM و ساختارهای 3D IC، به همراه نمایش فناوری‌های GaN/Si و خازن‌های 2.5D MIM.»

نقشه راه مقیاس‌بندی BEOL در صنعت نیمه‌رسانا از 2025 تا 2037 که بهینه‌سازی مقاومت و خازن را با فناوری‌هایی مانند Dual‑Damascene، Semi‑Damascene، Ru with air gaps، self‑aligned vias و فلزات جایگزین مانند Epitaxial PtCoO₂ نمایش می‌دهد.

بر اساس گزارش Wccftech و با توجه به نقشه راه سال‌های 2026 تا 2027، IVR درون PCB مادربرد و درست زیر بسته اصلی تراشه قرار می‌گیرد؛ جایی که اینترپوزر، تراشه‌های سه‌بعدی و بسته‌های DRAM را در خود جای می‌دهد. این راهکارها تا بازه 2028 تا 2032 به صورت مستقیم درون بسته تراشه یکپارچه می‌شوند و از فناوری‌های نسل بعدی مانند خازن‌های 2.5D MIM و قطعات Can/SI Power بهره می‌برند. خازن‌های MiM هم‌اکنون در فناوری EMIB اینتل برای بسته‌بندی پیشرفته 2.5D استفاده می‌شوند و EMIB-T نیز انتقال توان به منطق را از طریق TSVها امکان‌پذیر می‌کند.

این نقشه‌های راه نشان می‌دهند که با وجود محدودیت‌های فیزیکی در مقیاس‌پذیری سنتی، انباشت سه‌بعدی، مواد جدید و معماری‌های هوشمند برای دهه‌ها به افزایش چگالی، بهبود عملکرد و بهره‌وری ادامه خواهند داد. این مسیر، پیشرفت قدرتمند تراشه‌هایی را برجسته می‌کند که زیربنای هوش مصنوعی، پردازش‌های سنگین و فناوری‌های آینده خواهند بود.